Онлайн переводчик http://translate.meta.ua
поменять
По-русски

Содержание

Содержание 1

1.Введение 2

2. Кратка справка процессоров Intel 2

3. Intel Pentium I, MMX, PRO 3

4. Intel Pentium II 7

5. Intel Pentium III 10

6.Intel Pentium 4 с технологией Hyper-Threading и новейший Intel Pentium 4 Extreme Edition 14

7. Два слова о Pentium V 20

8. Заключение 21

9.Список ресурсов 21

1.Введение

В данном реферате кратко описывается линейка процессоров фирмы Intel. Анализируется модельный ряд, начиная с процессоров Intel Pentium I заканчивая самым новым процессором - Intel Pentium 4 Extreme Edition с технологией Hyper-Threading , совсем “древние” процессоры (Intel386, Intel486) фирмы Intel рассматриваться не будут, так же небудут описаны процессоры

Анализ будет полный по основным аспектам технических решений, тонкости затронуты не будут. Будут описаны: минимальная и максимальная тактовая частота, минимальный литографический размер (МЛР), набор микросхем (chipset), набор команд, частота ядра, КЭШ-память, оперативная память, частота поддерживаемой системной шины, типы корпусов, технологии связанные с процессорами и т.д.

2. Кратка справка процессоров Intel

Процессор Pentium фирмы Intel объединяет в себе высокую производительность с гибкостью и совместимостью, характеризующими платформу персонального компьютера. В настоящее время процессор Pentium является основой большинства продаваемых ПК и обеспечивает широкие возможности для работы с новым поколением мультимедийного программного обеспечения и Internet. Это способствует созданию новейшего программного обеспечения с мощной реалистичной графикой и возможностью воспроизведения полноэкранного видео.

Процессоры Pentium расширяют диапазон микропроцессоров архитектуры Intel до новых вершин, создавая новую область возможностей для компьютерных систем сегодня и в будущем.

3. Intel Pentium I, MMX, PRO

Intel Pentium I

Выпущен в 1993 г. Разрядность шины адреса – 32 бита, таким образом, максимальный размер адресуемой памяти равен 4 Гб. Разрядность шины данных – 64 бита.

Процессоры семейства Pentium I производятся с использованием полупроводниковой технологии и имеют размер элемента разрешения меньше микрона. Процессоры Pentium 75МГц, 90МГц, 100МГц и 120МГц выполнены по 0.6-микронной 3.3V технологии, а процессоры Pentium 120МГц, 133МГц, 150МГц, 166МГц и 200МГц - по 0.35-микронной 3.3V технологии.

Процессоры Pentium I включают в себя:

Суперскалярная архитектура – два параллельно работающих конвейера обработки позволяют одновременно обрабатывать до двух инструкций за такт. Конвейеры носят названия U и V. U-конвейер (U-pipeline) – это АЛУ с полным набором инструкций, он может исполнять все целочисленные инструкции и инструкции с плавающей точкой. V-конвейер (V-pipeline) – АЛУ с ограниченным набором инструкций, может исполнять только простые (выполняемые за один такт – MOV, INC, DEC и т.п.) инструкции – черты RISC-архитектуры.

На кристалле интегрирован ассоциативный кэш первого уровня – L1 размером 16К, который включает в себя раздельные кэши команд и данных (по 8К для команд и для данных). Кэш может быть сконфигурирован как WT (write-trough) – со сквозной записью либо с обратной записью –WB (write-back). Вкратце алгоритм работы WT и WB выглядят так: при сквозной записи (write-through) каждая операция записи одновременно выполняется и в строку кэша, и в ОЗУ. При этом, ЦП при каждой операции записи вынужден ждать окончания относительно долгой записи в ОЗУ.

Алгоритм WB (обратная запись) позволяет уменьшить количество операций записи на шине основной памяти. Если блок памяти, в который должна производиться запись отображён и в кэше, то физическая запись сначала будет воспроизведена в эту действительную строку кэша, и она будет отмечена как грязная (dirty) или модифицированная, т.е. требующая выгрузки в ОЗУ. Только после этой выгрузки строка станет чистой (clean) и её можно будет использвать для кэширования других блоков без потери целостности данных.

В ОЗУ данные переписываются только целой строкой.

Каждый из кэшей включает в себя строки длиной 32 байта и содержит буфер TLB – буфер преобразования линейных адресов в физические. Кэш поддерживает протокол MESI, названный по определяемым им состояниям: Modified, Exclusive, Shared и Invalid.

M-state – строка присутствует только в одном кэше и она модифицирована. Доступ к этой строке возможен без регенерации внешнего цикла (по отношению к локальной шине).

E-state - строка присутствует только в одном кэше, но она не модифицирована. Доступ к этой строке возможен без регенерации внешнего цикла. При записи в неё она перейдёт в состояние “M”.

S-state – строка может присутствовать в нескольких кэшах. Её чтение возможно без регенерации внешнего цикла, а запись в неё должна сопровождаться сквозной записью в ОЗУ, что повлечёт за собой аннулирование соответствующих строк в других кэшах.

I-state – строка отсутствуует в кэше, её чтение может привести к генерации цикла заполнения строки. Запись в неё будет сквозной и выйдет на внешнюю шину.

Процессор имеет встроенный усовершенствованный блок вычисления с плавающей точкой. Быстрые алгоритмы полностью переработанного со времён 487-сопроцессоров FPU обеспечивают более чем десятикратное увеличение скорости при работе с основными операциями, включающими ADD, MUL, LOAD и т.п. по сравнению с 487. Конвейерная организация позволяет обрабатывать две целочисленные операции и одну (а при определённых условиях и две) операцию с плавающей точкой за такт.

Применена технология динамического предсказания ветвлений, для этого введены два буфера предвыборки.

Введена возможность оперирования страницами размером 4 Мб в режиме страничной переадресации.

Введено расширение архитектуры (относительно базовой архитектуры 32-х разрядных МП) – добавлены новые регистры и команды. Сюда входит, например, инструкция CPUID, позволяющая в любой момент времени получить сведения о классе, модели и архитектурных особенностях данного ЦП. К расширению также относятся и регистры, специфические для модели, их можно разделить на 3 группы:

• тестовые регистры TR1...TR12. Они позволяют управлять большинством функциональных узлов ЦП, обеспечивая возможность тестирования их работоспособности: с помощью битов регистра TR12 можно запретить новые архитектурные свойства (предскизиние и трассировку ветвлений, параллельное выполнение инструкций), а также работу кэша L1.

• средства мониторинга произволительности . Сюда входят таймер реального времени (TSC) – 64 битный счётчик, работающий на инкремент с каждым тактом ядра ЦП, для его чтения предназначена команда RDTSC; счётчики событий CTR0 и CTR1 – оба разрядностью 40 бит, программируются на подсчёт событий различных классов, связанных с шинными операциями, исполнением инструкций, работой конвейеров, кэша и т.п.

• регистры-фиксаторы адреса и данных цикла, вызвавшего срабатывание контроля машинной ошибки.

Применено выявление ошибок внутренних устройств (внутренний контроль паритета) и внешнего интерфейса шины, контроль паритета шины адреса.

В состав чипа введён APIC (Advanced Programmable Interrupt

По-украински

Зміст

Зміст 1

1.Введение 2

2. Коротка довідка процесорів Intel 2

3. Intel Pentium I, MMX, PRO 3

4. Intel Pentium II 7

5. Intel Pentium III 10

6.Intel Pentium 4 з технологією Hyper - Threading і новітній Intel Pentium 4 Extreme Edition 14

7. Два слова про Pentium V 20

8. Укладення 21

9.Список ресурсів 21

1.Введение

У цьому рефераті коротко описується лінійка процесорів фірми Intel. Аналізується модельний ряд, починаючи з процесорів Intel Pentium I закінчуючи найновішим процесором - Intel Pentium 4 Extreme Edition з технологією Hyper - Threading, зовсім " древні" процесори(Intel386, Intel486) фірми Intel розглядатися не будуть, так само небудут описані процесори

Аналіз буде повний по основних аспектах технічних рішень, тонкощі не торкнуться. Будуть описані: мінімальна і максимальна тактова частота, мінімальний літографічний розмір(МЛР), набір мікросхем(chipset), набір команд, частота ядра, Кеш-пам'ять, оперативна пам'ять, частота підтримуваної системної шини, типи корпусів, технології пов'язані з процесорами і так далі

2. Коротка довідка процесорів Intel

Процесор Pentium фірми Intel об'єднує в собі високу продуктивність з гнучкістю і сумісністю, що характеризують платформу персонального комп'ютера. Нині процесор Pentium є основою більшості що продаються ПК і забезпечує широкі можливості для роботи з новим поколінням мультимедійного програмного забезпечення і Internet. Це сприяє створенню новітнього програмного забезпечення з потужною реалістичною графікою і можливістю відтворення повноекранного відео.

Процесори Pentium розширюють діапазон мікропроцесорів архітектури Intel до нових вершин, створюючи нову область можливостей для комп'ютерних систем сьогодні і в майбутньому.

3. Intel Pentium I, MMX, PRO

Intel Pentium I

Випущений в 1993 р. Розрядність шини адреси - 32 біта, таким чином, максимальний розмір пам'яті, що адресується, дорівнює 4 Гб. Розрядність шини даних - 64 біта.

Процесори сімейства Pentium I робляться з використанням напівпровідникової технології і мають розмір елементу дозволу менше мікрона. Процесори Pentium 75МГц, 90МГц, 100МГц і 120МГц виконані по 0.6-мікронній 3.3V технологій, а процесори Pentium 120МГц, 133МГц, 150МГц, 166МГц і 200МГц - по 0.35-мікронній 3.3V технологій.

Процесори Pentium I включають:

Суперскалярна архітектура - два паралельно працюючих конвеєра обробки дозволяють одночасно обробляти до двох інструкцій за такт. Конвеєри носять назви U і V. U- конвеєр(U - pipeline) - це АЛУ з повним набором інструкцій, він може виконувати усі цілочисельні інструкції і інструкції з плаваючою точкою. V- конвеєр(V - pipeline) - АЛУ з обмеженим набором інструкцій, може виконувати тільки прості(виконувані за один такт - MOV, INC, DEC і тому подібне) інструкції - риси RISC- архітектури.

На кристалі інтегрований асоціативний кеш першого рівня - L1 розміром 16К, який включає роздільні кеші команд і даних(по 8К для команд і для даних). Кеш може бути конфігурований як WT(write - trough) - з наскрізним записом або із зворотним записом - WB(write - back). Коротко алгоритм роботи WT і WB виглядають так: при наскрізному записі(write - through) кожна операція запису одночасно виконується і в рядок кеша, і в ОЗУ. При цьому, ЦП при кожній операції запису вимушений чекати закінчення відносно довгого запису в ОЗУ.

Алгоритм WB(зворотний запис) дозволяє зменшити кількість операцій запису на шині основної пам'яті. Якщо блок пам'яті, в який повинен робитися запис відображений і в кеші, то фізичний запис спочатку буде відтворений в цей дійсний рядок кеша, і вона буде відмічена як брудна(dirty) або модифікована, тобто що вимагає вивантаження в ОЗУ. Тільки після цього вивантаження рядок стане чистим(clean) і її можна буде использвать для кешування інших блоків без втрати цілісності даних.

У ОЗУ дані переписуються тільки цілим рядком.

Кожен з кешів включає рядки завдовжки 32 байти і містить буфер TLB - буфер перетворення лінійних адрес у фізичні. Кеш підтримує протокол MESI, названий по визначуваних їм станах : Modified, Exclusive, Shared і Invalid.

M - state - рядок є присутнім тільки в одному кеші і вона модифікована. Доступ до цього рядка можливий без регенерації зовнішнього циклу(по відношенню до локальної шини).

E - state - рядок є присутнім тільки в одному кеші, але вона не модифікована. Доступ до цього рядка можливий без регенерації зовнішнього циклу. При записі в неї вона перейде в стан " M".

S - state - рядок може бути присутнім в декількох кешах. Її читання можливе без регенерації зовнішнього циклу, а запис в неї повинен супроводжуватися наскрізним записом в ОЗУ, що спричинить анулювання відповідних рядків в інших кешах.

I - state - рядок отсутствуует в кеші, її читання може привести до генерації циклу заповнення рядка. Запис в неї буде наскрізний і вийде на зовнішню шину.

Процесор має вбудований вдосконалений блок обчислення з плаваючою точкою. Швидкі алгоритми повністю переробленого з часів 487-сопроцессоров FPU забезпечують більш ніж десятиразове збільшення швидкості при роботі з основними операціями, включаючими ADD, MUL, LOAD і тому подібне в порівнянні з 487. Конвеєрна організація дозволяє обробляти дві цілочисельні операції і одна(а за певних умов і дві) операція з плаваючою точкою за такт.

Застосована технологія динамічного пророцтва галужень, для цього введені два буфери передвибірки.

Введена можливість оперування сторінками розміром 4 Мб в режимі сторінкової переадресації.

Введено розширення архітектури(відносно базової архітектури 32-х розрядних МП) - додані нові регістри і команди. Сюди входить, наприклад, інструкція CPUID, що дозволяє у будь-який момент часу отримати відомості про клас, модель і архітектурні особливості цього ЦП. До розширення також відносяться і регістри, специфічні для моделі, їх можна розділити на 3 групи:

- тестові регістри TR1...TR12. Вони дозволяють управляти більшістю функціональних вузлів ЦП, забезпечуючи можливість тестування їх працездатності : за допомогою бітів регістра TR12 можна заборонити нові архітектурні властивості(предскизиние і трасування галужень, паралельне виконання інструкцій), а також роботу кеша L1.

- засоби моніторингу произволительности . Сюди входять таймер реального часу(TSC) - 64 бітовий лічильник, працюючий на інкремент з кожним тактом ядра ЦП, для його читання призначена команда RDTSC; лічильники подій CTR0 і CTR1 - обоє розрядністю 40 біт, програмуються на підрахунок подій різних класів, пов'язаних з шинними операціями, виконанням інструкцій, роботою конвеєрів, кеша і тому подібне

- регістри-фіксатори адреси і даних циклу, що викликав спрацьовування контролю машинної помилки.

Застосовано виявлення помилок внутрішніх устроїв(внутрішній контроль паритету) і зовнішнього інтерфейсу шини, контроль паритету шини адреси.

До складу чіпа введений APIC (Advanced Programmable Interrupt